Package: covered (0.7.10-4)

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ferramenta de análise de cobertura de código Verilog

Covered é um utilitário de cobertura de código Verilog que lê um projeto Verilog e um arquivo dump VCD/LXT gerado a partir desse projeto e gera um arquivo de cobertura que pode ser mesclado com outros arquivos de cobertura ou usado para criar um relatório de cobertura. Covered também contém o utilitário gráfico (GUI) de relatório de cobertura que lê um arquivo de cobertura para permitir descoberta de cobertura interativa. Áreas de cobertura medidas pelo Covered são: cobertura de linha, interruptor, memória, lógica combinacional, estado da máquina finita de estados e transição de estados e asserção.

Tags: Field: Electronics, Implemented in: C, User Interface: interface::commandline, interface::graphical, X Window System, Role: Program, Interface Toolkit: uitoolkit::tk, use::viewing, X Window System: Application

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or verilog

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Verilog simulator

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