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Package: yosys-dev (0.33-6~exp2 and others)

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infrastruttura per la sintesi di RTL Verilog (file di sviluppo)

Yosys è un'infrastruttura per la sintesi di RTL Verilog. Attualmente ha una gestione ampia di Verilog-2005 e fornisce un insieme di base di algoritmi di sintesi per svariati domini d'applicazione.

Yosys può essere adattato per eseguire qualsiasi lavoro di sintesi combinando i passaggi esistenti (algoritmi) usando script di sintesi e aggiungendo i passaggi aggiuntivi necessari estendendo la base di codice C++ di Yosys.

Questo pacchetto contiene gli header e i programmi necessari per compilare plugin per yosys.

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Architecture Version Package Size Installed Size Files
alpha (unofficial port) 0.33-6~exp2 99.7 kB506.0 kB [list of files]
amd64 0.33-6~exp2 99.7 kB506.0 kB [list of files]
arm64 0.33-6~exp2 99.7 kB506.0 kB [list of files]
armel 0.33-6~exp2+b1 100.0 kB507.0 kB [list of files]
armhf 0.33-6~exp2+b1 100.0 kB507.0 kB [list of files]
i386 0.33-6~exp2 99.7 kB506.0 kB [list of files]
m68k (unofficial port) 0.33-6~exp2+b1 100.0 kB507.0 kB [list of files]
mips64el 0.33-6~exp2 99.7 kB506.0 kB [list of files]
ppc64el 0.33-6~exp2 99.7 kB506.0 kB [list of files]
riscv64 0.33-6~exp2+b1 100.0 kB507.0 kB [list of files]
sh4 (unofficial port) 0.33-6~exp2+b1 100.0 kB507.0 kB [list of files]
x32 (unofficial port) 0.33-6~exp2 99.8 kB506.0 kB [list of files]