Paquets logiciels dans « experimental », Sous-section electronics

gnucap (1:20230520-dev-1+b1 [amd64, arm64, armel, armhf, hppa, i386, ia64, m68k, mips64el, ppc64, ppc64el, riscv64, s390x, sh4, sparc64, x32], 1:20230520-dev-1 [alpha])

paquet d’analyse de circuit électronique de GNU — exécutable principal

gnucap-common (1:20230520-dev-1)

paquet d’analyse de circuit électronique de GNU – en-têtes de développement

gnucap-default-plugins0 (1:20230520-dev-1+b1 [amd64, arm64, armel, armhf, hppa, i386, ia64, m68k, mips64el, ppc64, ppc64el, riscv64, s390x, sh4, sparc64, x32], 1:20230520-dev-1 [alpha])

GNU Circuit Analysis package, default plugins

qflow (1.4.62+dfsg.1-1~exp1) [debports]

Open-Source Digital Synthesis Flow

yosys (0.33-6~exp2+b1 [armel, armhf, m68k, riscv64, sh4], 0.33-6~exp2 [alpha, amd64, arm64, i386, mips64el, ppc64el, x32])

cadriciel pour la synthèse RTL Verilog

yosys-abc (0.33-6~exp2+b1 [armel, armhf, m68k, riscv64, sh4], 0.33-6~exp2 [alpha, amd64, arm64, i386, mips64el, ppc64el, x32])

Sequential Logic Synthesis and Verification Algorithms

yosys-dev (0.33-6~exp2+b1 [armel, armhf, m68k, riscv64, sh4], 0.33-6~exp2 [alpha, amd64, arm64, i386, mips64el, ppc64el, x32])

cadriciel pour la synthèse RTL Verilog — fichiers de développement