Paquet : verilator (4.010-1)

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simulateur Verilog libre et rapide

Verilator est le simulateur Verilog HDL libre le plus rapide, dépassant beaucoup de simulateurs commerciaux. Il compile du Verilog synthétisable (mais pas du code de banc d’essai !), plus quelques assertions PSL, SystemVerilog ou Synthesis dans du code C++ ou SystemC. Il est conçu pour de vastes projets où des performances rapides de simulation sont le souci principal, et il convient parfaitement pour créer des modèles d’exécutables de CPU pour des équipes concevant des logiciels embarqués.

Étiquettes: Domaine: Électronique, Mis en œuvre en: C++, implemented-in::perl, interface::commandline, Rôle: Programme, But: Simulation

Autres paquets associés à verilator

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enhances

dep: libc6 (>= 2.17)

bibliothèque C GNU : bibliothèques partagées
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dep: libgcc1 (>= 1:3.0)

bibliothèque de prise en charge de GCC
dep: libstdc++6 (>= 5.2)

bibliothèque standard C++ de GNU v3

rec: libsystemc-dev

Development files for SystemC library

sug: gtkwave

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Architecture	Taille du paquet	Espace occupé une fois installé	Fichiers
arm64	3 116,5 ko	16 505,0 ko	[liste des fichiers]